크라우니 SLM 딥리서치 — 뉴로심볼릭 + 삼진가중치 + 균형3진 ISA 융합

핵심 발견

삼진 곱셈없는 커널 실증: BitNet b1.58 {-1,0,1} → add/sub/LUT. bitnet.cpp ARM 1.37~5.07배·에너지 55~70%↓, T-MAC 라즈베리파이5 3B 11 tok/s, M2 Ultra 71 tok/s. (arXiv 2502.11880, 2407.00088)
NeSy 결합 4패턴 중 좁은도메인·엣지 최적 = 룰 게이팅 + 룰을 이진특징 주입(해석성+정확도 동시). 4상 라우터 = dual-process(빠른 신경/느린 상징) 게이트. (arXiv 2501.05435, 2305.08876, DeepProbLog 1805.10872)
균형3진 ALU: 곱셈기 없이 부호반전·skip-zero, 2비트에 3~4상태 패킹 표준. ISA729 4상↔2비트 직결. (IEEE 6782156, arXiv 2512.10964 Tekum)
룰 추출·컴파일: decompositional/RuleFit 추출 → RETE 증분매처. salience(우선순위)=충돌해소. (arXiv 1610.05267, Rete/Forgy)
★상징 메모리 = 파국적 망각 면역: 룰 누적이 신경 미세조정 망각을 앵커링. dual-process(빠른 신경+내구 상징)가 망각저항·일반화 우위. EWC 망각 45.7%↓, O-LoRA/CL-LoRA 직교 어댑터. (arXiv 2302.01242, 2503.12635, CL-LoRA CVPR2025)

P1 삼진 LUT/패킹 커널 ISA729 자체구현(TL1/TL2 + I2_S, 4상 2비트패킹, popcount/add-sub/LUT)
P2 룰 게이팅 + 룰을 이진특징 주입(dual-process 4상 게이트: 티 신경신뢰/타 룰우선/옴 양쪽조회/음 위임) ← 뉴로심볼릭융합.한선 구현
P3 룰 RETE 증분매처 컴파일 + salience=4상 충돌해소 ← 셀코어룰컴파일.한선 방향
P4 룰=망각면역 앵커 + 직교 LoRA 미세조정(EWC 보조)
P5 학습 데이터/소형망 → 룰 자동추출 → 셀코어 규칙저장소 적재

bitnet.cpp/T-MAC는 BitNet LLM 추론용 — 셀코어(룰+소형삼진망) 커널은 ISA729 위 자체작성 필요, 인용 수치 재현 보장 아님 [추정].
균형3진 HW 연구 대부분 신소자(CNTFET/RRAM) — 현행 실리콘/FPGA 즉시효율 별도검증 [미확인].
"상징=망각면역"은 정성적, 크라우니 4상 조합 정량 망각률 미측정 [미확인]. 자체 벤치 필요.

셀코어룰컴파일(P3 방향)·풍부한임베딩·정본규칙(4상)이 이미 정합. 다음=P2 뉴로심볼릭융합(dual-process), 이후 P1 삼진 LUT 커널(ISA729).