크라우니 FAB 방사형셀 실리콘 구현계획 (울트라 검증)

2026-07-02. 울트라 워크플로(읽기3+설계3+적대검증3+종합, opus, 55만토큰). 방사형 셀코어 로직 + 벡터형 4상균형3진 사고로 기존 FAB목표 대비 동등이상 목표·구현 도출 → 적대검증 통과분만 채택.

적대검증 핵심 판정 (정직성 교정)

성숙노드실현 = 실현가능·동등이상 (채택 근간). 셀칩타일=일부 keeper, 에너지데이터플로=일부 keeper.

폐기/강등 (3검증 공통 반증):

❌ 60배·네이티브×4 = 이중계상 — BitNet 15배가 이미 곱셈기제거(삼진) 포함. 추가 ×4는 유령값. FPGA 실측 전 60배 주장 금지.

❌ 26이웃 3D메쉬 = 성숙노드 평면 다이 배선 폭증(메탈 6~10층) → 2D 최근접(4~8) + 트릿시리얼로 다운스코프.

❌ 온칩용량>HBM = 65nm SRAM 밀도 1~2자릿수 열위 → 폐기.

⚠️ $3B/16배 = 노드선택 결과(이진도 동일), 삼진 성취 아님 → "저-NRE 기존팹 테이프아웃"으로 재프레이밍.

⚠️ BET 인코딩 = 트릿당 2비트로 1.58비트 = 21% 밀도 손실. 진짜 이득 = 곱셈기 제거뿐.

⚠️ 비트동일 골든검증 = 균형3진 자연반올림 연쇄나눗셈이라, 수치정의(floor·θ) 선동결 없이는 불가.

방어가능 효율: 동일노드 대비 곱셈기 제거 ≈2~4배(vs FP16) + 워크로드 의존 희소활성. 이진 BitNet ASIC 대비 삼진 잔여이득 <2배(추정).

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크라우니 FAB 구현계획 (검증 통과분만 채택)

3설계 중 성숙노드실현(feasible=true, 동등이상=true)을 근간으로, 셀칩타일의 검증 통과 keeper와 에너지데이터플로의 keeper만 흡수한다. 세 검증이 공통으로 반증한 60배·네이티브×4·26이웃 3D메쉬·비트동일 골든·온칩용량>HBM·$3B=삼진성취는 폐기하거나 정직 라벨로 강등한다.

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1. 기존 FAB목표 대비 동등이상 목표 (정량)

#	기존 baseline	우리 목표 (정량·정직)	근거 상태
G1	28~65nm 삼진 ASIC "밀도 아닌 용량"	27트릿 방사형 셀 = 54비트 BET SRAM 타일을 재사용 하드매크로로 동결 → 다이 = 동형 복제 배열 = 테이프아웃/테스트 가능 제조단위	✅ 실증 (tiomtaum_alu BET 합성 exit=0)
G2	삼진 네이티브 ×4 (추정)	곱셈기 어레이 0개 MAC-free 데이터패스. 5블록(dot/activation/conv1d/attention/layernorm) 통합 단일 추론코어 넷리스트	✅ 실증 (trit_dot.v 곱셈기 0, assign 31) / ⚠️ ×4 배수는 폐기
G3	(라우팅 미명세)	CAM 0 삼진 차원순서 라우터. 선형화 idx=Σaddr[i]·3^i = 하드웨어 주소 디코더. 홉당 O(1), 종단 = 최대 지름(주소길이)	✅ 방어가능 / ⚠️ "온-패브릭 O(1)"→"홉당 O(1)"로 정정
G4	(안전 미명세)	U합>0 → 하류 클럭·전력 게이팅 3게이트 조합논리 안전 인터록 + 다크실리콘 절전	✅ 저렴·유효 / ⚠️ "환각 물리차단"→"안전 거버너"로 강등
G5	추정 효율	ECP5-85F 27타일(3³) 어레이 실측 활성비·토큰당 에너지로 추정치 교체	✅ 추정→실증 파이프라인 (최우선)
비용	$3B 신규팹 (16배 저렴)	기존 28/65nm 파운드리 저-NRE·저-마스크 테이프아웃	⚠️ 노드선택 결과(삼진직교) — $3B는 삼진 성취 아님, 재프레이밍

효율 청구 (정직 동결): 동일노드 대비 곱셈기 제거 ≈2~4배(vs FP16) + 워크로드 의존 희소활성 추가배수까지가 방어 가능. 60배는 G5 FPGA 실측 전까지 확정 주장 금지.

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2. 방사형 셀코어 + 4상균형3진 실현 방법

(a) 셀 = 타일 (G1)

• 물리 단위: 27트릿 큐브 → BET 54비트 SRAM 타일 (트릿당 2비트: O=00/T=01/A=10/U=11 — tiomtaum_alu와 1:1).
• 슬롯 사상: 0~8(T존)=MAC 데이터·에너지 T합 / 9~17(O존)=제어 골격(마이크로op 고정) / 18~23(A존)=체이닝 누산·|A합| / 24~26(U존 ROLE·TYPE·SIZE)=음게이트 입력.
• 왜 다치신호 아님: 성숙노드 벌크 CMOS에서 다치 아날로그는 노이즈마진 반감·중간레벨 DC정적전류(="깨끗한 에너지"의 정반대)·수율급락 → BET가 표준셀/SRAM/리플캐리 그대로 재사용하는 유일 실현경로.
• 수율 전략: 동형 타일 반복 → 리던던시 행/열 치환. 결정론 인덱스(idx=Σaddr·3^i, O(1))를 물리 타일 주소버스·배드셀 리맵에 정합. floor((N-1)/2) 내결함이 이미 모델에 존재(K=27/81/243 왕복 100% PASS).

(b) 에너지·분기 회로 (G2·G4)

• MAC-free: w∈{T,O,A}={+1,0,−1} → T=B가산 / A=NEG(B, 비트쌍스왑 01↔10)가산 / O=스킵 mux. 곱셈기 어레이 물리 삭제 (word_add_6t 누산트리).
• 에너지 파이프(승산형 정수, 부동소수점 0): E=(T합−|A합|)×신뢰×상태 ÷정규화. 핫패스 나눗셈 제거 필수 — ÷3=상수 LUT, ÷100=상수 LUT, ÷(레벨+1)은 spin-up 시 레벨별 역수 사전계산(런타임 divider = 삭제했다던 곱셈기 재도입이므로 금지). floor 시맨틱 고정 (VM 균형3진 자연반올림 함정 회피).
• 분기 비교기: E≥60→T(w85) / E≤−20→A(w40) / else O(w60). 출력 = 네이티브 트릿 = spin-up enable. θ·w 상수 하드와이어 금지 → 온칩 3트릿 구성레지스터(P3 토르 self-play 캘리브 전까지 미고정).
• 음게이트(안전 인터록): U합(24~26) OR-리듀스+부호 → 하류 output_enable/child_spinup 클램프. ~6~8트랜지스터. "환각 탐지" 아님 — U-플래그 상류로직을 신뢰하는 저렴한 kill-switch/거버너. 28~65nm 저누설과 결합해 다크실리콘 절전엔 오히려 유리(단 "0 W" 아님, 리키지 잔존).

(c) 인터커넥트 (G3) — 3D메쉬 폐기

• 26이웃 3D 메쉬는 평면 다이에 안 접힌다(메탈 6~10층 congestion). → 2D 평면친화 최근접(4~8이웃) 메쉬 + 트릿-시리얼 링크(핀 절감)로 다운스코프. 라우팅 키 = 트릿, CAM 불필요.
• 주의: 실제 SLM 내부차원 512~4096에서는 곱셈기 제거 후에도 광폭 가산 리덕션 트리·SRAM 리드포트·배선 RC가 성숙노드 지배항 → 곱셈기 제거만으로 면적/전력을 지배한다는 전제는 스케일에서 약화됨(G5로 실측 필수).

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3. 정량 근거 + 정직 불확실성 라벨

청구	값	라벨
BET 인코딩 합성	tiomtaum_alu assign 584/wire 594, exit=0	✅ 실측
곱셈기 제거	trit_dot.v 곱셈기 0개, assign 31	✅ 실측
삼진 CPU 규모	tiomtaum_cpu.v 12792줄/assign 3338	✅ 실측
내결함 재매핑	K=27/81/243 왕복 100% PASS	✅ 실측
BitNet 15배	M2 45tok/s, FP16 대비	⚠️ 동일노드·FP16기준·이진기여 이미 포함
삼진 네이티브 ×4	—	❌ 추정·미실증·이중계상 위험 → 폐기
총 60배	—	❌ 이중계상 + 성숙노드 op당에너지 10~30배 열위 무시 → G5 전 금지
BET 밀도	트릿당 2비트에 1.58비트	⚠️ 21% 오버헤드 = 밀도 손실. 진짜 이득은 곱셈기 제거뿐(log3 축소 문구 삭제)
$3B / 16배	65nm vs 1.4nm	⚠️ 노드선택 결과(이진도 동일) — 삼진 성취 아님. "저-NRE 기존팹 테이프아웃"으로 재프레이밍
온칩용량>HBM	—	❌ 65nm SRAM 밀도 1~2자릿수 열위 → 폐기

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4. P0 다음단계 (RTL/시뮬 실증)

1. [G5 최우선] FPGA 실측 파이프라인 먼저 가동 — 27타일(3³) 어레이를 ECP5-85F(ULX3S)에 합성(nextpnr-ecp5 빌드 완료 활용). LUT/FF 사용률 + 활성비·토큰당 에너지 실측 → 추정 ×4를 실측치로 교체. 합성가드: 한글 식별자→ASCII 이름맵(clk식), 예약어(신호/오류) 회피, always내 while·나눗셈 전단 차단.
2. [G2] 삼진내적 MAC-free를 tiomtaum_alu opcode로 흡수 — w∈{T,O,A} case진리표 + word_add_6t 누산트리, trit_dot.v 로직 통합 후 GHDL exit=0 재확인. 5블록 → 단일 추론코어 넷리스트.
3. [셀타일] 27트릿=54비트 BET SRAM 타일 RTL + 2D 최근접 이웃 activate 배선(3D 아님). 동형 어레이 인스턴스화.
4. [에너지회로] 에너지·분기·음게이트 조합논리 합성 — ÷3=SHR/LUT, ÷100=LUT, ÷(레벨+1)=spin-up 사전계산, floor 시맨틱 명시. θ/w = 온칩 구성레지스터로 노출.
5. [골든 동결 먼저] 비트동일 검증은 수치정의를 먼저 동결(RTL floor = VM floor 동일화, θ 상수 고정)한 뒤에만 유효 — 움직이는 골든과의 대조는 검증 아님. 삼진생성기.한선 에너지()/방사분기()/음게이트() 골든과 대조(VCD 포함).
6. [동반 .한선] tiomtaum_alu 확장분·셀타일 로직의 하드웨어.한선 시뮬 버전 작성(게이트/DFF/ALU), 컴파일 >out.toau 2>/dev/null.

최종 정직 요약: 방어 가능한 자산 = ①동형 타일 = 제조/테스트 단위 + 결정론 재매핑 ②곱셈기 제거(동일노드 이득, 이진 BitNet ASIC 대비 잔여이득은 <2배 추정) ③CAM-free 라우터 ④U-게이트 안전 인터록 ⑤FPGA 추정→실증 경로. 폐기: 60배·네이티브×4·26이웃3D메쉬·비트동일(선동결 없이)·온칩>HBM·삼진밀도이득·$3B=삼진성취.

방어가능 자산 (실측)

• tiomtaum_alu.vhd BET 합성 exit=0 (assign 584/wire 594) · trit_dot.v 곱셈기 0개(assign 31) · tiomtaum_cpu.v 12,792줄 · K=27/81/243 왕복 100% PASS
• FPGA 비트스트림 19+종(iCE40/ECP5 6보드), MCU 네이티브(Cortex-M3), 하드웨어.한선 시뮬, 회로방언→yosys/nextpnr 플로
• 관련: CrownyOS/crownyc/rtl/vhdl/tiomtaum_alu.vhd, std/하드웨어.한선, crowny-butler/libs/{삼진생성기,방사형셀DB}.한선, docs/FPGA_DIALECT_SPEC.md

P0 실측 결과 (2026-07-02, yosys synth_ecp5)

• 삼진 MAC-free(trit_mac.v, 16레인 8비트): 1038 LUT4, 곱셈기 0개, 81 CCU2C.
• 이진 INT8 MAC(int_mac.v, 동일): 기본=16 MULT18X18 DSP+712 LUT4 / -nodsp(ASIC관점)=6775 LUT4.
• datapath 면적비 = 6.5배(이진/삼진 LUT4, -nodsp). 곱셈기 제거의 실리콘 실측.
• ⚠️ 정직 라벨: 이 6.5배는 삼진가중치의 실리콘 기전(=BitNet 효율의 원인)이지 BitNet 15배에 곱하는 추가배수 아님(이중계상 금지). 폭 커지면 공용 누산트리 지배로 비율 압축(대형폭 실측 필요). 면적 지표(전력 아님).
• 동반: 삼진MAC.한선(골든, 내적=-2 검증·학습). 파일: scratchpad/fab_p0/{trit_mac,int_mac}.v.
• 남은 P0: 27타일 전체 어레이 + 활성비·토큰당 에너지·대형폭 실측.

P0 27타일 풀-패브릭 실측 (2026-07-02)

• 삼진 27타일(3³): 28,026 LUT4, 곱셈기 0, 43,632셀 → ECP5-85F(83,640 LUT4)의 33%, 적합(전체 방사형 패브릭이 단일 FPGA에 들어감).
• 이진 등가(-nodsp): 134,446 LUT4 → ECP5-85F 161%, 미적합.
• 풀-패브릭 면적비 = 4.8배(=134446/28026). 단일유닛 6.5배에서 압축 — 검증이 경고한 "대형폭 누산트리 지배" 실측 확인. 실 SLM 폭(512~4096)에선 더 압축 예상.
• 정직: 면적 지표(전력 아님). 전력은 실보드 측정 필요(현재 보드 없음). 활성비(삼진 0-스킵 다수)는 삼진에 추가 유리하나 미측정.